华为震撼发布！美方制裁小菜一碟？

“2026国际电路与系统研讨会”25日在上海举行，华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主题演讲，对外宣布华为将凭借“韬（τ）定律”，在2031年打造出电晶体密度达到1.4奈米制程同等水准的高阶芯片。

何庭波表示，在过去6年的探索实践中，华为公司设计并量产了381款遵循韬定律的芯片。即将于2026年秋季面世的麒麟芯片，更进一步采用了基于韬定律的逻辑折叠技术，性能可望大幅提升。华为公司预计，到2031年，基于韬定律的高阶芯片电晶体密度有望达到1.4奈米制程的同等水准。

华为说的“韬定律”是什么？

在传统半导体界，大家遵循的是摩尔定律（Moore's Law），核心是“几何缩微”（Geometric Scaling），把电晶体越做越小，从 7 奈米、3 奈米一路缩到 2 奈米甚至更小，好在同样大小的芯片里塞进更多电晶体。

而华为提出的“韬定律”，核心在于用“时间缩微”替代摩尔定律的“几何缩微”，既然在物理上无法把电晶体体积缩得更小，那就把目标转向“系统性降低时间常数”，透过缩短讯号和数据在芯片及运算系统中的传输时间、压缩讯号传播时延，来达到提升性能与电晶体“等效密度”的目的。

韬定律如何应用在半导体制程？

华为宣称过去 6 年已基于此定律设计并量产了 381 款芯片，并预计在 2031 年（即约 5 年后） 打造出晶体管密度相当于 1.4 奈米制程的高端芯片。其具体应用方法主要包含以下两大核心：

1，逻辑折叠（Logic Folding）技术

这是韬定律的最主要应用。传统芯片架构是将逻辑电路平铺在二维平面上，而“逻辑折叠”则是将电路结构进行“立体折叠”或多层堆叠。这样做能大幅缩短组件之间的物理距离，进而压缩讯号的传播延迟、降低韬值，并在表面上显著提高单位面积内的电晶体密度。

华为新发布“韬（τ）定律”，将在2031年打造出电晶体密度达到1.4奈米制程同等水准的高阶芯片。（美联社）

华为公司董事、半导体业务部总裁何庭波在“2026国际电路与系统研讨会”发表演讲。（翻摄自人民日报）

2，多层级协同优化体系

华为打破了过去“代工厂负责制程、IC设计公司负责设计”的界线，建构了贯穿“器件，电路，芯片，系统”的四层级协同优化（DTCO, Design-Technology Co-Optimization）。用系统端的架构优化，来弥补制造端微缩能力的不足。

应用进度： 华为宣布，预计在 2026 年秋季发表的新款“麒麟手机芯片”（预期将用于 Mate 90 系列手机），将是首款完整采用“逻辑折叠技术”新架构的芯片。

业界的客观看法与市场质疑

虽然华为提出的“韬定律”在战略上极具创意，试图打破西方在半导体设备上的限制，但业界专家与分析师也提出了不少现实层面的挑战。

“逻辑折叠”恐非全新技术。许多行业分析指出，华为所称的逻辑折叠，本质上很可能接近台积电等业者已经发展多年的 3D 芯片堆叠与混合键合（Hybrid Bonding）技术，只是华为在设计端给予了新的理论包装与系统优化。

散热与功耗挑战。当把电路“折叠”或堆叠起来时，虽然缩短了传输时间，但芯片中心的热量将极难散发。如何在相对落后的基础制程下，解决 3D 堆叠带来的散热与功耗问题，是华为必须克服的硬伤。

缺乏独立数据支持。华为目前并未公布任何由第三方机构验证的性能数据。所谓“2031年达到等效 1.4 奈米”，仍属于理论规划与未来愿景，其生产良率与商业量产成本仍有待市场严格检验。

总结来说，华为是以“设计与系统创新”来补足“制造设备落后”的缺口。这条路能否真正挑战台积电的制程霸权，今年秋天新一代麒麟芯片的实际表现，将会是第一个关键的试金石。